module uart1(clock,rst,key_in[7:0],tx,rx,seg[7:0],dig[2:0]);
input clock,rst;
input [7:0] key_in;
input rx;
output [7:0] seg;
output [2:0] dig;
output tx;
wire [7:0] seg;
wire [2:0] dig;
wire clk;
wire [7:0] data_out;
wire [7:0] key_out;
wire rdsig,dataerror,frameerror;
wire wrsig,idle;
reg receive; 
wire bps_clk,bps_clk2,clk_out1,clk_out2;
wire R;
//////接收
RXD u1(
			.clk(clk),
			.bps_clk(bps_clk),
			.rst(rst),
			.rx(rx), 
			.idle(idle),
			.dataout(data_out), 
			.rdsig(rdsig),
			.dataerror(dataerror),
			.frameerror(frameerror),
			.R(R)
			);
			
///////发送	
TXD u2(
			.clk(clk),
			.bps_clk(bps_clk2),
			.rst(rst),
			.datain(key_out),
			.wrsig(wrsig),
			.idle(idle),
			.tx(tx)
			);
////////////数码管
smg u3(
			.rst(rst),
			.clk_out2(clk_out2),
			.dataout(data_out),
			.dig(dig),
			.seg(seg),
			.dataerror(dataerror),
			.frameerror(frameerror),
			.R(R)
			);

///////////数码管 1ms
div2 u6(
			.clock(clock),
			.rst(rst),
			.clk_out2(clk_out2)
			);
///////////// 9600
div u7(
			.clk(clock),
			.rst(rst),
			.clk_out(bps_clk)
		 );
div u8(
			.clk(clock),
			.rst(rst),
			.clk_out(bps_clk2)
		 );
endmodule
